Quartus Prime 17.0 v17.0.0.595官方版

Quartus Prime 17.0是Altera公司推出的一款免费的开发设计软件，新版本增加了Spectra-Q引擎，采用一组更快、更易于扩展的新算法，提高了设计性能，缩短了编译时间。可以满足各行业用户的需求，需要的朋友可以下载！

Quartus Prime 17新特性

部分重新配置

FPGA 的部分重新配置有多个好处(降低成本和功耗、提高灵活性) 并能分区段启用新应用(如数据中心到电信)。Quartus Prime 专业版 v16.1 的特色是流程直观，其图形用户界面支持 Arria® 10 FPGA 和 SoC 的部分重新配置。设计师可以直观地优化需要在芯片规划器中重新配置的动态区平面布置图。可以使用 Quartus Prime 专业版的 LogicLock Plus 功能轻松分配系统规定参数。

英特尔Qsys Pro系统集成工具

英特尔Qsys Pro是 Quartus Prime 专业版软件中的下一代系统集成工具，它建立在 Quartus Prime 标准版软件支持的 Qsys 功能基础之上。Qsys 和 Qsys Pro 都能够自动生成互联逻辑，连接知识产权 (IP) 功能和子系统，从而显著节省了时间，减轻了 FPGA 设计工作量。

综合

综合工具是新的综合引擎，在 Quartus Prime 软件中集成了新的前端语言解析器。采用新的前端解析器，设计人员能够进一步支持所有IEEE寄存器传送级 (RTL) 语言。这包括扩展了对 SystemVerilog-2005 和 VHDL-2008 的支持。而且还继续支持以前所支持的语言。

软件特色

执行初始编译

如果你从来没有编译过你的设计，或者你没有一个.sdc文件，你想要要使用TimeQuest分析器以交互方式创建一个，必须编译你的设计在指定时序约束之前创建初始设计数据库。 您可以执行分析和综合以创建后映射数据库，或执行完全编译以创建一个适配后数据库。 创建后映射数据库更快比拟合后数据库，并且足以创建初始时序约束。 的您创建的数据库类型决定了生成的定时网表的类型TimeQuest分析仪; 如果你执行分析和综合或一个后映射网表如果您执行完全编译后适配网表。

验证时间

TimeQuest分析器检查设计中的时序路径，计算沿着每个路径的传播延迟，检查定时约束违反，以及报告定时结果为正松弛或负松弛。 负松弛指示a定时违例。 如果沿时间路径遇到冲突，请使用时序报告来分析您的设计，并确定如何最佳地优化您的设计。 如果您修改，删除或添加约束，则应再次执行完全编译。此迭代过程有助于解决设计中的时序违规问题。

Tcl命令进行约束和分析

您可以使用Quartus II软件Tcl应用程序中的Tcl命令编程接口(API)来限制，分析和收集信息设计。本节重点介绍使用Tcl命令执行时序分析任务;但是，您可以在TimeQuest分析仪中执行许多相同的功能GUI。 SDC命令是用于约束设计的Tcl命令。 SDC扩展命令提供附加的约束方法，并且特定于TimeQuest分析仪。附加的TimeQuest分析仪命令可用于控制时间分析和报告

集合命令

TimeQuest分析器Tcl命令通常返回端口，引脚，单元或节点名称数据集称为集合。在你的Tcl脚本中，你可以迭代的值集合来分析或修改设计中的约束。TimeQuest分析器支持容易访问的收集命令端口，引脚，单元或节点。使用具有任何有效的集合命令约束或TimeQuest分析器中指定的Tcl命令

创建基本时钟

基本时钟是器件的主要输入时钟。 与来自PLL的时钟不同在器件中产生，基本时钟由片外振荡器或从外部设备转发。 首先定义基本时钟，因为生成时钟和其他约束通常引用基本时钟。要为来自任何寄存器，端口或引脚的信号创建时钟置，请使用create_clock命令。 您可以创建具有唯一特性的每个时钟。

软件功能

提供捕获和显示实时信号行为的系统级调试工具

让您能够观察系统设计中硬件与软件之间的交互

支持最大数量的通道、样本深度及任何嵌入式逻辑分析器的时钟速度

让您加强对数据采样和显示的控制

展示图形界面的特点

提供灵活的系统级调试工具，帮助设计师于设计在 FPGA 中全速运行时快速和高效调试其设计。

向系统发送读写系统级事务，帮助隔离和确定问题

快速检查系统时钟和监测复位状态

让您能够使用图形元素(如按钮、表盘和图表)创建自定义验证或演示工具